第 5 阶段 · Allegro 17.4 软件入门 · 必须实操
5-06 Design Outline 与 Route Keepin：板框和允许布线区域有什么区别
能依据用途与数据类别区分设计板外形和布线允许区域，不把相似轮廓混为一谈。
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软件版本：Cadence Allegro PCB Editor 17.4；已验证与待验证操作在正文分别标明。
上一课知道“显示层”不是全部都是铜层。这一课把目光放在两条容易认错的轮廓：一条回答板子做成什么形状，另一条回答哪里允许布线。
快速理解 · 相似轮廓，不同任务
Design Outline（设计板外形） 表达板子的实际设计外形。最终板子需要与外壳、接口等机械要求配合，不能只画一个看起来合适的长方形。
Route Keepin（布线允许区域） 表达相关布线对象的允许范围。它可以看起来与外形接近，但用途不同；本课图中把它画在内部，仅用于说明，不给统一内缩数值。
这不是实机板子的尺寸图。内缩关系仅为帮助区分，不规定实际安全距离，也不替代项目规则。
蓝色轮廓表达板的物理外形，绿色虚线表达布线允许区域。相似外观不代表同一种数据。
看真实字段 · 把类和子类一起读
本机确认的 Class / Subclass（类 / 子类） 对应关系如下。先看上方的 Board Geometry（板级几何类），再看下方的设计外形子类：
另一组是布线允许区域类，子类是 All（全部，在这里是子类名）。它不是板级几何类下的设计外形：
Board Geometry / Design Outline ≠ Route Keepin / All。两张照片确认了 Options（选项面板） 中的活动类别。它们不是这块示例板的“两条边界测量图”，也不能仅凭活动字段断定某个已有轮廓属于该类；已有对象要通过属性核对。
已核验到哪一步？
Setup → Outlines → Design Outline（设置 → 外形 → 设计板外形） 已在本机进入，选项面板显示板级几何与设计外形字段。但进入命令、选中类别，并不等于完成了一个合格板框。
待 Allegro 17.4 实机验证：从空板创建、闭合及修改外形的完整操作；单独显示两类现有边界的具体开关；边界属性的实际查询过程。当前不提供未经核验的鼠标步骤，也不要求修改自己的板文件。
为什么？深入理解 · 只画出形状还不够
软件还需要知道图形的用途
同样是一个矩形，可能是文字标注的边框，也可能是设计外形或允许区域。只有几何形状，没有正确数据归属，不能假定后续制造输出和设计检查会按你的意图使用它。
物理边界和规则边界回答不同问题
外形影响板子最终尺寸和装配配合；布线允许区域约束相关布线对象。允许区域不能替代其他间距检查，也不自动定义器件的允许放置范围。
隐藏一条边界不会改变它的用途
上一课已验证“隐藏不等于删除”。同理，给两个轮廓配不同颜色只是帮助辨认；确认用途仍要看数据归属。颜色、距离和目测都不能代替属性核对。
主操作练习 · 在自己的练习副本中做一次
- 先在本页分别显示两种边界，再同时显示，用自己的话说出各自回答的问题。
- 对照两张实机局部图，读出完整类 / 子类组合；不要只记颜色或“外面那圈”。
- 在自己的练习副本中，先记录能看到的轮廓和已有的机械尺寸要求，不移动或重画它们。
- 如果还不能确认已有轮廓的数据归属，记录“待查询确认”。不要凭选项面板当前类别把它宣布为板框；完整实机查询步骤核验后再操作。
完成证据：能正确区分两个用途，且知道“当前操作类别”和“已有对象属性”不是一回事。本课没有宣称已经完成板框创建训练。
以后做 Layout 有什么用
Layout（布局布线） 工作中，先把实际板外形与机械要求对上，再确认布线允许区域。否则可能在看似合理的轮廓内布线，却没有正确理解板边或规则范围。
内缩多少、哪些对象受限制，必须结合项目要求、制造能力和具体规则确认。本课不提供固定板边距离，也不把允许区域当成万能安全边界。
提示
分别想一想：板子切成什么形状？哪里允许布线？
两者用途及类 / 子类不同。外观相似、颜色相同甚至局部重合，都不能使它们互相替代。
本课记住
- 设计板外形表达物理边界，布线允许区域表达相关规则范围。
- 必须核对完整类 / 子类，不凭轮廓或颜色猜对象。
- 活动类别不是已有对象属性；认识入口也不等于完成创建。
下一课将认识集中管理设计规则的工具。本轮先停在这里，不展开规则配置。
来源与17.4验证范围
两张局部图复用同一实机会话的原始截图。原创轮廓用于用途对比，不声称对应示例板的实际内缩尺寸；完整创建和现有边界查询步骤保留待验证。
主要依据：本机17.4-2019 S007实际操作及配套官方文档的编辑器入门指南、用户指南。课程截图是实际采集，黄色框与中文说明为教学标注；原创练习图另行注明，不冒充软件界面。
实机使用安装示例板的副本，仅用于识别软件对象，不作为电路设计范本。具体路径与截图证据记录在项目的17.4验证清单中。