第 8 阶段 · 软件实操 · 重点理解

8-11 Allegro 17.4 Routing整理与修改:走错了以后怎么改,而不是全部删掉重来

限定走线段进行滑动、局部删除与重连,撤销后和修改后都重新检查。

学习本课前,你需要知道

如果还不熟悉,可以先回看对应基础课。

8-10已经找到不合理路径。现在处理一段已经存在的 Cline(互连走线对象):不必总把整条网络删掉重画。先确定需要改变的局部,再检查它与相邻段的关系。

快速理解 · 选对范围,再改变几何

Route → Slide(布线菜单→滑动) 可以调整本例中的 Segment / Cline segs(线段/走线段)。命令、选择过滤和选项共同决定操作范围;先从 Find / All Off(选择过滤/全部关闭) 限定走线段,再点击目标段。

实测版本:Allegro 17.4 S007。继续使用8-03的既有软件练习板,目标网络为 RESETL / Resetl(教学网络名)。这是独立操作副本,不冒充贯穿课程的原创控制板示意图数据库。

真实 Allegro 17.4 · 同一普通网络的局部修改
1 找到命令 · 软件实测截图可放大查看;只裁切展示,不改菜单或参数。2 限定线段 · 软件实测截图可放大查看;只裁切展示,不改菜单或参数。3 看预览与选项 · 软件实测截图可放大查看;只裁切展示,不改菜单或参数。4 提交后核对 · 软件实测截图可放大查看;只裁切展示,不改菜单或参数。5 只删局部段 · 软件实测截图可放大查看;只裁切展示,不改菜单或参数。6 重新连接 · 软件实测截图可放大查看;只裁切展示,不改菜单或参数。7 更新最终检查 · 软件实测截图可放大查看;只裁切展示,不改菜单或参数。

真实17.4:布线菜单里的滑动命令。只用于本课基础线段调整,不展开菜单中其他高级功能。

跟着做 · 修改竖直段,保留两端连接

  1. 下载修改前教学副本(公网暂不提供此示例数据库;本地教学文件保留),另存练习副本;找到截图中的上下两个同名焊盘与中间竖段。
  2. 进入滑动命令;选择过滤先全部关闭,再只勾选走线段。
  3. 点击竖直段,移动鼠标观察预览;本例向右收回,两个横段随之缩短,焊盘端点保持连接。
  4. 在 Options(命令选项) 核对 Active etch subclass(当前布线子类) 为 Top(顶层),网络名为当前目标。图中其他高级参数保持现状,本课不解释其全部功能。
  5. 确认没有侵入邻近对象,点击提交;右键 Done(完成当前命令) 退出。查看本次错误反馈,不把预览当成已保存结果。
  6. 练习一次 Edit → Undo(编辑→撤销),观察恢复提交前几何。撤销后重新检查,不能假定“撤销”就是还原全部设计。
为什么?深入理解 · 线段、整条连接与网络不是同一范围

一条连接可由多个线段组成;整个网络还可能包含多处分支。当前命令允许选择的对象不同,点击相同位置就可能修改不同范围。不要把“删除一段”说成“删除一个网络”。

本例滑动时,竖段改变位置,相邻横段跟着调整,因此既能减少绕行,也可能影响邻近间距。能提交并不自动等于所有规则都符合,仍须核对 Constraint / DRC(约束/设计规则检查) 与返回结构。

只处理已明确不合理的部分。若没有空间,应返回布局或选层判断,不靠缩小正确规则强行通过。

工程应用 · 局部删除与重连
  1. 进入 Edit → Delete(编辑→删除),在选择过滤中全部关闭后只启用走线段。点中间竖段,保留两端横段。
  2. 本例删除后该网络出现一个未连接关系。若删错,先结束命令,再使用撤销恢复,不继续在错误状态上叠加操作。
  3. 确需重走时,进入 Route → Connect(布线→连接),从留下的铜段端部起步,连接另一端;确认回到选择起点状态,再结束命令。
  4. 核对层、线宽和连接。实测重连后仍为顶层,三段宽度均为5 mil / mils(密耳);这是当前副本的规则值,不是通用线宽。

可下载修改并重新检查后的副本(公网暂不提供此示例数据库;本地教学文件保留)对照。修改前后文件分别保存,不覆盖原课程材料。

最后一步 · 更新检查,再判断完成

打开 Display → Status(显示→状态);若检查显示过期,即使错误数为0也不能直接采用。本机点击 Update DRC / Up To Date(更新规则检查/已更新) 后,未布网络为0/110、未布连接为0/453、规则错误为0。保存副本,并继续按8-10检查参考、回流与电源。

只想删除中间一段铜线,正确的准备是什么?
提示

先限定对象与操作范围。

实机依据与边界

本课菜单、过滤、滑动预览、撤销/重做、局部删除、重连和最终状态均来自2026-10-03同一次17.4副本核验。没有把普通器件移动当成走线调整证据;不展开高级推挤、整理算法或调谐。截图中的其他栏目不等于本课已教授其行为。

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00入门未学习
基础PCB设计与布线基础技术未学习
01PCB 基础未学习
02PCB 连接未学习
03层叠未学习
04阻抗未学习
05Allegro未学习
06封装未学习
07布局未学习
08布线未学习
09高速未学习
  • 9-15Allegro 17.4高速实操:从约束到布线、调整与检查待开放
  • 9-16Stage 9综合练习:为一版高速Layout作出有依据的判断待开放
10DFM待开放

课程准备中,开放后会显示在这里。

11项目实战待开放

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