第 9 阶段 · 高速工程判断 · 重点理解
9-11 Clock与Sensitive Signal：哪些连接怕干扰，哪些容易干扰别人
用干扰源、耦合路径与受扰对象区分时钟及敏感连接的布局需求。
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时钟为什么常常需要特别照顾？是不是所有敏感线都属于高速线？本课只用一个模型判断：谁在快速变化、通过什么结构耦合、谁会因此受到影响。
快速理解 · 时钟既可能扰人，也可能受扰
Clock（时钟） 的用途是提供时间基准。当波形越过 Threshold（识别门限） 的时刻被干扰改变，就可能出现 Jitter（抖动）。看下面的第一种状态：同样的电平变化，识别时刻可能更早或更晚。
再切到“时钟影响邻线”：周期性快速切换也会成为邻近电路的干扰源。Rise Time（上升时间） 短意味着边沿快；重复频率只告诉我们边沿多久再来一次。不能用“频率高所以危险”替代结构判断。
接收端按电平越过门限的时刻识别边沿。门限附近的噪声可能让识别时刻提前或推迟；图中偏移只说明原理，不是测量值。
敏感的理由可以不同
Sensitive Signal（敏感信号） 不只包括时钟。High-Impedance Node（高阻抗节点） 可能变化很慢，但较小耦合电流也可能带来不可忽略的电压变化；输入电容、漏电和连接长度同样值得关注。这里的高阻抗描述节点的电气条件，不是要求把走线做成很高的特性阻抗。
Crystal（晶体） 与振荡器引脚之间的连接，是维持振荡的一部分，常对附加负载敏感；经过缓冲的数字时钟输出，则要按它的驱动和接收条件布线。不能把两者套进同一份“时钟走线规则”。
Reset（复位） 可能很少切换，却可能因误触发带来严重后果；是否容易受干扰还要看驱动方式、上拉、滤波和接收门限。不能把所有复位线一律称为高阻抗或高速。
为什么？深入理解 · 干扰改变了接收端看见的条件
边沿时刻为什么会变？
接收端识别电平有门限。在上升沿附近叠加正向或负向干扰，可能使过门限的时刻前移或后移；如果波形出现严重振铃，还可能发生额外的门限穿越。图中只画三条概念边沿，没有表示真实噪声幅值或时间分布。
由 Propagation Delay（传播延迟） 造成的稳定到达延后，与这里逐次变化的识别时刻并不是同一件事。也不能由此推出边沿越快越好：快边沿本身可能增加对外耦合和互连结构的敏感性。
隔离要兼顾参考结构
减少长距离并行、调整器件相对位置、检查相邻信号层，可以减少不必要的 Crosstalk（串扰）。同时保留适当连续的 Reference Plane（参考平面），不要为了隔开两类信号，随意在其下方切一条地缝。
晶振局部铜为什么要另查？
晶振回路的寄生电容与负载条件有关。厂家对周围铜、下方层和局部接地的建议可能因器件而异，不能把一般数字时钟的参考要求机械移植，也不能把某型号晶振的局部避让推广到所有高速线。
工程应用 · 按“源—路径—受扰对象”做三遍观察
- 识别干扰源：时钟输出、频繁翻转的数据、开关节点；记录边沿和工作方式。
- 识别受扰对象：时钟接收端、晶振连接、微小测量输入、关键控制；记录怕什么以及允许条件。
- 检查空间关系：同层长并行、相邻层重叠、绕到开关区旁边、换层后参考中断。
- 优先修改不合理的布局与路径，再按器件资料考虑其他措施；不要无依据地添地线、加电容或放宽规则。
电路功能相近不表示规则相同。晶振按对应器件的振荡器指南，复位按输入与复位电路要求，时钟输出按驱动—线路—负载一起检查。
本课记住
高速描述变化与传播的关系，敏感描述承受干扰的能力，时钟描述功能，高阻抗描述节点条件。它们可能重叠，但不能互相替代。下一课再看多个接收端怎样连接。
提示
信号用途与节点条件，比“高低速”的标签更具体。
敏感不等于高速。应区分晶振回路与数字时钟输出，检查耦合机会和器件要求。
技术依据与示意边界
亚德诺：噪声与边沿识别时间变化支持门限附近噪声转换为时间变化的解释；亚德诺晶体连接说明及意法半导体振荡器设计指南第7节说明晶振的敏感连接与器件专用布局条件。未移植其中特定器件数值；原创图不是时序仿真。