第 8 阶段 · 规则应用 · 重点理解
8-04 Line Width与Spacing：为什么不能哪里挤就把线画细
区分规则要求、当前几何和软件反馈，并在通道不足时保留正确约束。
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软件版本：Allegro（PCB物理设计工具） 17.4。上一课已经连通一个网络。这一课问：输入框能改数值，就可以哪里挤、哪里画细吗？
快速理解 · 铜线和它周围的空隙，都需要空间
Line Width / Line width（线宽） 决定铜自身占多宽，Spacing（间距） 决定它与相关铜对象之间要空出多少。两条线的中心没有重合，不代表边缘间距合格。
Constraint（约束） 不是最后才拿来打分。先在 Constraint Manager（约束管理器） 查适用要求，再决定走线设置与路径；空间不够时应重新找方案。
真实17.4 · 先读要求，再看结果
- 通过 Setup → Constraints → Physical（设置 → 约束 → 物理），选择 Net → All Layers（网络 → 所有层），找到 RESETL（本例网络名）。
- 看线宽 Min（最小值） 为5.00，单位 mil（密耳）。这是该网络在当前规则中的下限，不是实测值。
- 切到间距分类的网络工作表，同一行 Line To / All（线到其他对象 / 汇总） 为5.00密耳。不要把物理与间距两张表混成一个含义。
- 返回布线 Options（命令选项）。本例正常采用5.00密耳；故意改为1.00并提交后产生 DRC / DRC error(s) created（设计规则检查 / 已产生规则错误）。截图和下方局部图记录真实响应。
先看网络行，再看线宽最小值与密耳单位：当前示例网络为5.00。不要把这一行要求当成所有项目的标准。
为什么？深入理解 · 不是一套万能数值
线宽同时受电气与制造限制
供电需要考虑电流和允许温升等要求；高速结构需要结合层叠与 Impedance（阻抗）；制造能力决定能够可靠做出的几何。缩窄一段线可能破坏这些前提，不能把“软件能画”当成批准。
间距不是只由板厂决定
对象类型、网络、所在层、电压和信号要求都可能影响适用间距。不同项目可能使用不同要求，不能记成固定6密耳或本例5密耳。
反馈取决于配置与操作状态
此次真实软件允许输入并提交不合规宽度，随后标记错误。这说明检查启用与当前命令模式会影响反馈，不支持“软件总会挡住错误”的假设。本课没有逐一验证其他模式的阻挡或推挤行为，也不要求为了试验关闭检查。
工程应用 · 通道过窄时怎么处理
想象控制板接口到控制器的 Routing Channel（布线通道）：两侧铜边之间虽有空隙，放入规定宽度的线后，还必须为两侧分别保留适用间隔。只量空隙、忽略线宽与边缘距离，会高估可用空间。
- 先核对网络、层、对象组合与规则来源，排除读错规则。
- 规则正确时，尝试合法绕行、协调器件位置或规划其他合适的层。
- 若打算换层，下一课还要检查参考与回流；不是见到空层就过去。
- 只有设计要求确实变更且获得工程依据时，才重新评估规则；不能为了清零随手改小。
本例错误铜已撤销，按5.00密耳重新连接，读回三段宽度5.0、未连接数0。没有放宽规则。对照副本延用上一课下载文件。
提示
要保留铜本身及周围所需间隔。
正确规则是设计边界。空间冲突应反馈到路径、层或布局，不能用输入框或修改规则掩盖不合规。
证据与范围
本机17.4同一网络的物理与间距工作表、布线选项及真实线宽违规截图。只把已测响应写成事实；没有把示例值写成制造标准。本课不展开高级规则继承、推挤配置或高速线宽计算。