第 9 阶段 · 高速工程判断 · 重点理解

9-10 High-Speed Routing Priority:先保护哪些关键连接

根据电气敏感性与可用资源解释高速板的优先规划对象,不背固定信号排序。

学习本课前,你需要知道

如果还不熟悉,可以先回看对应基础课。

8-02已经学过先协调受限连接。现在板上同时有时钟、接口和敏感输入:它们争同一片布线空间时,凭什么决定先后?

快速理解 · 先保护最难补救的结构

Critical Net(关键网络) 的“关键”来自实际后果,不来自名字。Sensitive Signal(敏感信号) 可能是高速接收线,也可能是慢速测量输入。先列出各自不能妥协的条件,再决定 Routing Priority(布线优先级)。

沿用同一块主控教学板。依次切换下面的条件:注意蓝色高亮移动时,变化的是受限资源和保护理由,并不是一张永远有效的类型排行榜。

同一教学板:切换条件,观察哪些资源需要先保留
先预留:成对路径 + 连续参考候选通道:先核对下方参考教学主控接口时钟传感电源区指示结构示意,不按比例;高亮表示规划对象,不是已验证走线路径。条件改变:时钟也需要提前协调候选通道:先核对下方参考教学主控接口时钟传感电源区指示结构示意,不按比例;高亮表示规划对象,不是已验证走线路径。慢速也可能关键:保护敏感输入候选通道:先核对下方参考教学主控接口时钟传感电源区指示先减少源与受扰线接近的机会结构示意,不按比例;高亮表示规划对象,不是已验证走线路径。先约束局部电源结构与邻近空间候选通道:先核对下方参考教学主控接口时钟传感电源区指示结构示意,不按比例;高亮表示规划对象,不是已验证走线路径。资源较宽松:安排在受限连接之后候选通道:先核对下方参考教学主控接口时钟传感电源区指示结构示意,不按比例;高亮表示规划对象,不是已验证走线路径。

本例接口只能从右上方到固定连接器,且要求连续参考。先为整对路径保留通道;不是因为所有差分对都永远第一。

给每个“先走”写出一个原因

  • Clock(时钟):时间基准的边沿被干扰,可能改变接收端识别时刻;检查参考与邻线。
  • Differential Pair(差分对) 与接口:成对几何、固定连接器、层和 Skew(时序偏斜) 要求可能共同压缩可选路径。
  • 低幅度输入:允许的干扰小,即使频率低,也可能需要先保留安静区域。
  • 普通 GPIO(General-Purpose Input/Output,通用输入输出):本例状态控制可以后排,但快速边沿、特殊功能或固定通道会改变这个判断。

Switching Node(开关节点) 所在的局部电源结构也要提前协调。它不是一般的“高速数据线”:快速电压变化的铜区域和快速电流变化的回路,需要分别按器件指南控制。高电流并不自动意味着必须把开关节点铜无限做大。

为什么?深入理解 · 先布铜之前,先解决冲突

约束会一起占用空间

一对接口线可能既需要 Reference Plane(参考平面) 连续,又受连接器位置限制;另一根线可能很短,却承受不了旁边长距离并行带来的耦合。只看线长或频率会漏掉后一种冲突。

优先级是一种协调工作

先确定关键连接可用的层、参考和出口,再为它们预留通道。也可以先锁定电源器件的局部位置和回路范围,再实际绘制时钟;“先规划”不等于“整张网必须先画完”。

如果两条关键连接都没有替代通道,应回到布局或层安排解决,而不是把其中一条的 Constraint(约束) 临时放宽到失去设计目的。多个接收端如何连接会进一步影响选择,9-12再系统观察这种连接结构。

工程应用 · 一张可解释的优先清单
  1. 从原理图、器件与接口资料记下功能、边沿、敏感性和时序要求;资料未知先标为需核对,不能当作无要求。
  2. 在板上圈出连续参考、固定出口、可用层与拥挤区;将候选路径与邻近干扰源叠看。
  3. 为每项写“限制是什么—若晚安排会失去什么—准备怎样保留资源”。
  4. 完成关键结构后再填入替代路径多的网络;每次移动器件或换层,都复查受影响的先后关系。

新人常见错误是把Clock永远排第一,或把普通GPIO永远排最后。另一种错误是只保护受扰线,却没有约束邻近开关区。本课只做资源判断,不指定接口的线宽、间距和长度数值。

现在只需记住

优先保护的是难以补救的电气结构。用时序、敏感性、参考、连接要求和可用空间解释先后。下一课把“敏感”与“容易干扰别人”分开观察。

一个慢速传感输入与差分接口争用通道,应该如何决定先后?
提示

名称和频率都不足以给出固定顺序。

技术依据与边界

德州仪器 高速接口布局指南,1.2节支持在规划早期识别关键连接;德州仪器 开关电源布局说明支持分别关注快速电压变化区域与快速电流变化回路。示例条件、教学板与决策过程为原创,不照搬器件专用固定距离。

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基础PCB设计与布线基础技术未学习
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08布线未学习
09高速未学习
  • 9-15Allegro 17.4高速实操:从约束到布线、调整与检查待开放
  • 9-16Stage 9综合练习:为一版高速Layout作出有依据的判断待开放
10DFM待开放

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11项目实战待开放

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