PCB设计与布线基础技术 · 基础技术 · 重点理解

foundation-16 Trace / Cline基础:中心线、Segment、Width、Length与Layer

把一条走线理解为中心路径、真实铜宽和对象属性共同组成的互连结构。

学习本课前,你需要知道

如果还不熟悉,可以先回看对应基础课。

上一课已经用铜接通了两个端点。现在把这段铜放大:屏幕里能被选择和拉动的一条“线”,在真实板上是不是一根没有宽度的数学线?

快速理解 · 路径决定往哪走,宽度决定占多少铜

Trace(走线) 和 Track(走线) 都常用来称呼PCB走线。项目已核验的17.4软件使用 Cline(电气互连走线对象) 表示电气互连走线;不能把它简单当作画图用的普通图形线。

Centerline(中心线) 描述路径,Copper Width / Line Width(铜宽 / 线宽) 描述沿这条路径铺开的铜宽。中心线与宽度一起决定实际占铜范围。 它既不是飞线,也不是只在图纸上画个轮廓就自动成为网络连接。

切换下图,依次找中心线、铜的两边、一段路径和所在层。再比较:端点不动时,走线路径长度是不是一定不变?

同一段走线:中心路径、铜宽和对象属性
中心线是编辑路径;铜有真实宽度起点:R1.2终点:D1.1浅色虚线:中心线橙色带:实际占铜范围;不是把虚线当作零宽导体。宽度横着量;铜厚要从剖面另看起点:R1.2终点:D1.1线宽本段宽度没有因缩放改变中心路径相同,加宽铜仍会增加占用空间。同一条互连走线可以包含多段起点:R1.2终点:D1.1第一段第二段第三段拐角连接相邻段;选择一段与选择整条对象范围不同。长度沿实际路径累计,不量两端直线距离起点:R1.2终点:D1.1沿橙色路径走蓝虚线:端点直线距离,仅供比较这里示意一条路径的长度;分支网络不等于一条简单直线。对象信息告诉你:是谁的铜,在哪一层起点:R1.2终点:D1.1网络:中间网 所在层:L1L1是本例顶层铜;换一个显示颜色不会改变它的层。仅隐藏本层显示:对象没有被删除顶层对象暂时不显示对象记录仍然是:中间网 / L1重新显示可继续检查;隐藏图层不会断开或完成连接。

浅色虚线标识编辑所依据的中心路径,橙色带显示真实占铜范围。这里画出的宽度已放大;不是软件截图,也不是制造尺寸建议。

为什么?深入理解 · 一条路径不是一个无属性的笔画

整条对象与局部段

Segment / Cline segs(分段 / 互连走线分段对象) 让一条走线可以由多段组成;改动其中一段,不等于一定删除整条连接。Length(长度) 沿实际路径累计,不能直接拿两端直线距离替代。对于分支网络,还应明确在量哪一条路径,不能混成一个含糊的“全网长度”。

Corner(拐角) 是方向改变的位置,图中只用一个简单折线路径演示。Start / End(起点 / 终点) 描述几何或编辑起止;从哪个焊盘开始画,并不决定电路的电流方向。

线宽、铜厚与画面缩放互不替代

线宽是在该层平面内横跨铜条量出的尺寸,铜厚则从剖面看。把画面放大只是帮助观察,并不增大实际线宽。相同中心路径若使用更宽的铜,会占用更多周围空间;走线中心没有相交,也可能因为铜边靠得太近或重叠而出问题。

层和网络是对象身份的一部分

Layer(层) 说明铜在哪一层,Net(网络) 说明它属于哪组连接。Routing Layer(布线层) 是准备或正在使用的布线层;切换当前工具使用的层,不等于自动搬动所有既有铜。

不同层的图形在顶视投影中相交,不一定已经电气相连;真正换层需要相应导电结构,后面的过孔与换层课会解释。颜色可被软件设置,隐藏层也不会删除对象,判断时应看层号、网络和真实连接。

工程应用 · 点中一根线以后先读什么
  1. 看选择范围。 选中的是局部段、整条互连对象,还是与布线无关的辅助图形?
  2. 看网络与端点。 是否属于期望的网络,是否接到正确器件端?
  3. 看所在层与宽度。 有实际铜宽,占用的空间比一条中心线更大。
  4. 沿路径看长度和转折。 不只看端点距离;本课也不要求所有走线最短或等长。

新人常见错误:用普通绘图线代替互连铜、用颜色猜网络、把隐藏对象当作删除,或只盯中心线而忽略两边铜宽。

现在只需要记住

一条走线有路径、宽度、分段、层和网络身份。 看清这些,下一课才能正确量宽度与周围间隔。

后续深入:第2阶段:走线对象基础;第8阶段:真实交互式走线。详细转角与局部收窄在本章后面的几何课学习。

两条走线的中心线没有相交,能否据此确定铜不会接触?
提示

中心线只描述路径,没有包含全部铜占用范围。

资料依据与示意边界

依据用户提供《印制电路板(PCB)设计基础》(Christopher T. Robertson著、刘雷波译)印刷第76~78、95、98~100页作原创解释。图示不按比例,不是软件截图;教材历史工艺数值不作为本课制造规则。

互连对象和分段名称复用项目第8阶段已有17.4实机记录;不添加软件操作、不引入高速长度调谐。

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基础PCB设计与布线基础技术未学习
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02PCB 连接未学习
03层叠未学习
04阻抗未学习
05Allegro未学习
06封装未学习
07布局未学习
08布线未学习
09高速未学习
  • 9-15Allegro 17.4高速实操:从约束到布线、调整与检查待开放
  • 9-16Stage 9综合练习:为一版高速Layout作出有依据的判断待开放
10DFM待开放

课程准备中,开放后会显示在这里。

11项目实战待开放

课程准备中,开放后会显示在这里。

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